2017年推出的FAST 1.0規範主要支持OpenFlow交換，2018年推出的FAST 2.0規範在優化流水線管理配置的同時，擴展UDO模塊以支持IEEE 1588透明時鍾計算和網絡測試儀（FAST-ANT）精準的發包控制和輸入分(fēn)組時間戳标記。2019年FAST将進一(yī)步優化FAST 硬件流水線以及FPGA OS的架構，推出3.0規範，以支持時間敏感網絡（TSN）的交換需求。
一(yī)、需求背景
時間敏感網絡（TSN）是工(gōng)業互聯網和關鍵行業領域實現确定性交換的重要手段。在2018年工(gōng)信部發布的《工(gōng)業互聯網發展行動計劃（2018-2020）》中(zhōng)，明确提出“在汽車(chē)、航空航天、石油化工(gōng)、機械制造、輕工(gōng)家電(diàn)、信息電(diàn)子等重點行業部署時間敏感網絡交換機和工(gōng)業互聯網網關等新技術關鍵設備”。
近年來，IEEE 802.1工(gōng)作組不斷推出新的TSN标準，在802.1Q标準的2018年版本中(zhōng)增加了大(dà)量對2014版本的修訂，而針對2018版本的更多TSN相關修訂還在制定過程中(zhōng)。由于ASIC芯片具有至少兩年的研發周期，因此目前成熟的網絡芯片難以符合最新的TSN規範，FPGA在TSN市場内大(dà)有可爲。
二、FAST 2.0規範的不足
2018年6月推出的FAST 2.0規範增加了用戶定義輸出控制（UDO）模塊規範，支持網絡接口對IEEE1588規範定義的PTP分(fēn)組（sync/delay_req/delay_resp）透明時鍾的處理，然而FAST 2.0規範還難以全面支持TSN交換設備（TSN網絡接口控制器和TSN交換機），主要表現在：
（1）缺乏FPGA内部多時鍾域的時間同步機制
FASTFPGA内部的UM邏輯和FPGA OS内部的每個網絡接口的收發邏輯處于不同的時鍾域，FAST 2.0沒有提供這些異步時鍾域中(zhōng)時間的同步機制，因此難以精确計算PTP分(fēn)組從UM發出時刻與該分(fēn)組從網絡接口發出時刻之間的時間差值，造成時間同步的誤差加大(dà)。
（2）FPGA OS和UM之間的反壓機制難以支持分(fēn)組的确定性轉發
FAST2.0與1.0一(yī)樣，UM與FPGA OS之間采用單個優先級的反壓流量控制機制，這就會造成分(fēn)組在FPGA OS和UM内部的轉發延時不可控，特别是低優先級的分(fēn)組可能會阻塞時間敏感分(fēn)組的轉發延時，難以滿足TSN标準中(zhōng)的CQF（cyclic queue forwarding）功能。
（3）缺少1588時間同步的實現模型
FAST2.0支持交換機的透明時鍾操作，但難以支持1588同步中(zhōng)的時鍾master和slave端的操作，缺少UM核心時鍾的調整機制，因此無法支持TSN全網設備時間同步的需求。
三、FAST 3.0的特點
FAST 3.0在全面兼容FAST 2.0硬件UM和UDO設計的基礎上，在以下(xià)兩個方面對FAST 2.0進行升級。
（1）FAST UM核心時鍾與外(wài)圍I/O時鍾同步方案
由FAST UM維護核心時間計數器，在UM接口規範中(zhōng)增加全局時間輸出相關信号，支持FPGA OS中(zhōng)外(wài)圍接口時鍾域與UM内部的核心時鍾進行同步。
（2）提供IEEE 1588同步master/slave模塊
提供标準的可插入FAST流水線中(zhōng)獨立工(gōng)作的IEEE 1588時鍾同步模塊，根據配置支持主時鍾工(gōng)作模式和從時鍾工(gōng)作模式。
（3）修改FPGA OS實現架構
取消FAST 2.0中(zhōng)UM發送端與UDO之間的FPGA OS邏輯，将UM發送端直接連接不同輸出接口的UDO模塊。取消UDO到UM的流控反壓信号，使得用戶可以完全控制從UM發送分(fēn)組到接口MAC層輸出的延時，便于支持TSN的輸出調度。
（4）擴展UDO的接口信号
在UDO的接口信号中(zhōng)增加與核心UM中(zhōng)全局時間計數器的同步信号，支持UDO時間與UM時間同步，便于計算分(fēn)組從UM發送到接口輸出的延時，用于實現PTP協議分(fēn)組中(zhōng)透明時鍾字段的修正。
四、下(xià)一(yī)步計劃
2019年1月底：完成FAST 3.0 UM和UDO規範草案的制定；
2019年2月底，面向TSN交換機和智能網卡控制面軟件的開(kāi)發需求，在提出對現有FAST的UA軟件架構進行進一(yī)步修訂的方案；
2019年3月底，基于openbox-S4完成TSN交換的基本功能演示。
歡迎關注并提出寶貴意見。
附： FAST規範的比較
